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岗位职责：1. 参与 SoC/IP 模块验证计划制定，根据 spec 提取验证需求、设计验证策略，编写 testplan 2. 使用 SystemVerilog/UVM 搭建验证环境，开发 sequence、driver、monitor、scoreboard、reference model 3. 定向激励开发、回归调试、波形定位，分析 bug，配合设计工程师完成 bug 修复 4. 开展覆盖率收敛：line/cond/tgl/fsm，进行覆盖率分析、冗余点排除、补充定向 case 5. 参与 IP 子系统集成验证、跨模块接口… 岗位要求：1. 微电子、集成电路、电子科学与技术、通信、自动化等相关专业，本科及以上，26/27 届应届生 2. 掌握数字电路基础，理解时序逻辑、组合逻辑、异步 CDC、FIFO、AXI/APB 等常用总线协议 3. 熟悉 SystemVerilog，了解 UVM 验证方法学，有独立搭建验证环境或开发 sequence 经验优先 4. 会使用 VCS、Verdi、UR…

岗位职责：1. 参与 SoC 子系统或 IP 模块的规格定义、架构设计及技术文档撰写 2. 使用 Verilog/SystemVerilog 完成 RTL 设计开发，确保满足 PPA 指标要求 3. 掌握数字前端设计流程，配合团队按时完成设计交付 4. 协同验证、后端及软件团队，推进子系统与 IP 模块的开发与落地 岗位要求：职位要求 1. 电子工程、微电子、集成电路、计算机等相关专业，硕士及以上学历 2. 熟练掌握 Verilog/SystemVerilog，具备扎实的 RTL 编码能力与逻辑思维 3. 熟悉 VCS、Verdi、Spyglass 等主流 EDA 工具 4. 具备扎实的数字电路基础；有芯片相关科研项目、竞赛或实习经验者优先（无硬性流片经验要求） 5. 对 AI…