STA资深工程师(J10176)

1，负责芯片级时序签核工作，确保设计满足时序要求；

2，与前端团队协作调试 SDC（时序约束）文件，完成模块级与全芯片级 SDC 的整合；

3，与后端及 DFT（可测试性设计）工程师协作，讨论并优化时钟树结构；

4，维护、开发及优化 STA（静态时序分析）流程，提升时序分析的效率与准确性；

5，负责顶层 STA 时序分析，以及 SDC 和各类专项检查的质量管控；

6，辅助后端团队进行timing 收敛工作。

1，本科及以上学历，具备 5 年以上时序签核相关工作经验；

2，熟悉先进工艺节点的时序分析，有相关芯片量产经验者优先；

3，熟练使用 PrimeTime 等主流 STA 工具，精通 Tcl/Perl/Python 等脚本语言；

4，精通时序分析方法，能够快速定位并独立解决时序问题；

5，可对 STA 流程进行优化，保障时序分析的效率与准确性。