SRAM 版图工程师（FinFET Memory Layout）(J10340)

1、根据电路设计方案、网表文件及项目技术要求，独立完成FinFET先进工艺SRAM Instance全定制版图设计，涵盖Bitcell存储阵列、外围译码电路、灵敏放大器、控制逻辑电路、IO电路等所有模块的版图布局布线与物理实现。

2、严格遵循FinFET先进工艺严苛物理设计规则，精准落地各项工艺要求，包含Diffusion Break、Dummy器件填充、LOD氧化物扩散长度效应优化、CD均匀性管控、器件匹配一致性、扩散区规整性、阱工艺规则、多晶硅设计规则、金属间距规范、电流密度管控、EM电磁迁移、IR压降等核心物理规则，规避工艺违规风险。

3、负责大规模SRAM存储阵列的电源网格（PG）规划与设计，优化电源分布架构，保障全局IR-drop压降均匀、充足的电流承载能力，同时实现低噪声、低串扰的物理设计目标，提升芯片整体电源完整性。

4、针对灵敏放大器、差分对比电路等核心高精度模块，严格落实器件对称匹配、布线对称设计、物理隔离方案，抑制版图寄生干扰，保障核心电路性能与稳定性。

5、全权负责版图全流程物理验证，完成DRC设计规则检查、LVS网表一致性检查、ERC电气规则检查，确保零违规、零天线效应、零闩锁效应风险，完全满足流片物理准入标准。

6、规范输出GDS、LEF等全套交付文件，严格匹配客户SoC集成规范，保障产品可直接用于后端集成与流片。

7、协同电路工程师完成版图RC寄生参数提取、后仿真迭代、时序收敛优化、噪声与压降优化，配合解决后端物理实现带来的性能偏差问题。

8、沉淀FinFET工艺SRAM版图专属设计方法学，搭建标准化设计Checklist、大规模阵列版图模板、电源网格标准化方案、噪声隔离设计案例库，持续优化团队版图设计流程与质量标准。

1、本科及以上学历，微电子、集成电路、电子工程等相关专业，必须具备2年以上FinFET工艺Memory版图设计实战经验。

2、精通Cadence Virtuoso版图设计工具，熟练掌握FinFET工艺DRC、LVS、ERC物理验证流程与问题修复方法，可独立解决各类工艺与版图违规问题。

3、深入理解FinFET器件物理特性，熟练掌握器件匹配、电源完整性、电流密度管控、噪声隔离、寄生优化等核心版图设计技术。

4、具备丰富的SRAM Bitcell阵列、大容量存储阵列版图落地经验，熟悉大规模阵列版图的规整化、标准化、低寄生设计思路。

5、独立完成从电路网表导入、版图布局布线、物理验证到GDS最终交付的全流程工作，具备独立闭环交付能力。

6、工作细致严谨、责任心强，具备良好的版本管理、文档归档习惯与标准化设计意识，可高效配合团队完成项目迭代与技术沉淀。