PD资深工程师(J10183)

岗位职责：

1. 数字IC后端Block/子系统/TOP级全流程APR物理实现，独立完成Netlist到GDSII；重点在PCIe/DDR/SerDes/CMN/NOC/CPU/NPU等高频高性能block后端实现，能熟练完成Special Tree定制时钟树设计优化、布局布线、STA时序收敛、IR/EM功耗压降分析、DRC/LVS物理验证等block/subtop level全套工作。

2. 配合前中端工作，主导高频、高速场景下的时序、SDC、UPF低功耗问题分析与Debug，完成中等难度以上block 级别或者子系统或TOP PD工作, 依托定制时钟方案解决高频skew、latency、hold违例、串扰、拥塞等极限问题，保障芯片PPA及性能指标达标。

3. 负责Pre-mask/Post-mask ECO方案设计与落地验证，高效修复工程问题，保障项目顺利流片。

4. 参与项目前期架构、面积、功耗、时序可行性评估，配合前端完成模块规划与方案迭代优化。

5. 负责TOP层级后端核心工作，包含顶层分区、Bump排布、RDL布线、ESD规划、Pin分配、跨模块时序收敛等顶层集成工作。

任职要求：

1、本科及以上学历，微电子、集成电路等相关专业，5年及以上数字IC后端经验。

2、精通Netlist至GDSII完整后端流程，熟练使用Innovus/ICC2、PT/Tempus、StarRC、Calibre、Formality等主流EDA工具。

3、核心硬性要求：具备14nm/12nm/8nm/7nm/6nm/5nm等先进FinFET工艺完整Tapeout量产经验，熟悉先进工艺设计规则与高频设计难点。

4、掌握Special Tree定制时钟树实战能力，可脱离通用CTS，独立完成高频低抖动时钟规划、skew精准控制、时序极致收敛。

5、具备PCIe、DDR4/DDR5、高速SerDes等高速接口后端量产经验，熟悉高速接口专属约束、隔离布线、串扰及信号完整性优化。

6、具备TOP级PnR、STA时序收敛及顶层集成实战经验，可独立处理跨模块、跨时钟域复杂时序问题。

7、熟悉低功耗UPF设计，具备良好英文文档读写能力，熟练Tcl脚本开发者优先，具备独立问题排查能力与团队协作意识。

优先加分项

1、拥有14nm/12nm/8nm/7nm/6nm/5nm等先进工艺高频SoC量产Tapeout经验；

2、深耕Special Tree定制时钟架构优化，具备大规模高频芯片时钟全域收敛经验；

3、有PCIe4.0/5.0、DDR5、万兆以太网等高速接口量产落地经验；

4、具备CPU/NPUCMN/NOC等高频高性能核心模块后端设计与量产落地经验;

5、具备后端流程优化、脚本开发、ECO批量修复经验。