可靠性测试工程师(J10803)

1. 负责芯片可靠性方案制定，对标 AEC-Q100、JESD47、MIL-STD-883 等行业标准，规划 HTOL、Burn-in、TC、HAST、THB、uHAST、ESD、Latch-up 等可靠性验证项目，输出可靠性测试计划、测试规范及判定依据。

2. 主导可靠性试验执行与跟进，开展数据收集、分析及失效判定，输出可靠性测试报告；协同设计、工艺、封装测试团队对失效芯片开展失效分析，定位根本原因，制定并跟踪纠正与预防措施的落地及复验证。

3. 对接客户可靠性需求，解答客户相关技术问题，准备客户审核资料，配合客户 Audit；在芯片定义阶段协同内部设计、版图、封装测试、测试团队识别潜在可靠性风险（如 ESD、EOS、热载流子注入、电迁移、闩锁效应、封装应力等），提供可靠性设计（DFR）建议。

4. 搭建并维护实验室可靠性测试环境，评估测试板、负载板、测试程序及设备的合规性；梳理可靠性案例库，沉淀失效机理、根因分析及改善措施，编制内部培训材料，推动可靠性流程与规范持续优化。

5. 跟进新产品从样片、工程样片至量产各阶段的可靠性验证工作，统筹试验进度管理及异常问题闭环。

1. 本科及以上学历，微电子、集成电路、半导体、电子科学与工程等相关专业；具备 3 年及以上芯片可靠性工程工作经验，有车规级芯片可靠性项目经验者优先。

2. 熟悉 JESD、AEC-Q100 等主流可靠性标准，掌握 HTOL、Burn-in、TC、HAST、ESD、Latch-up 等常规可靠性试验原理、测试条件及失效判定方法。

3. 具备芯片失效分析基础，了解 OBIRCH、EMMI、FIB、SEM 等常用分析手段，能独立开展失效根因复盘并完成 8D 闭环管理。

4. 能独立编写可靠性测试方案与测试报告，具备试验数据分析、寿命评估及加速模型（如 Arrhenius、Eyring）应用能力。

5. 具备良好的跨部门沟通协调能力，逻辑清晰，工作严谨细致，风险意识强，能独立推进问题闭环。

6. 优先考虑：

（1）具备车规芯片项目全流程可靠性验证经验；

（2）熟悉 CMOS 器件级可靠性机理（如 NBTI/PBTI、HCI、TDDB、电迁移、封装相关失效）；

（3）熟练使用 Minitab 等工具开展 DOE 设计、Weibull 寿命分布拟合等可靠性统计分析；

（4）具有可靠性实验室建设或测试设备评估经验。