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岗位聚合/数字电路设计工程师 【27届校招】
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思特威电子科技

数字电路设计工程师 【27届校招】

⌖闵行区校招
3 天前更新2026/11/03
JOB#301848
RESPONSIBILITIES

岗位职责

1. 定义和设计模块结构并编写design spec及test plan;

2. 使用verilog编写rtl级代码,并完成仿真验证;

3. 搭建FPGA测试平台进行芯片级测试验证;

4. 进行数字模块的芯片综合,时序分析及后仿真;

5. 编写完整的设计和验证报告

REQUIREMENTS

任职要求

1. 电子类、集成电路、通信、自动化、测控仪器等相关专业优先,硕士及以上学历;

2. 熟悉Linux操作系统和Cadence软件;

3. 熟练掌握Verilog数字电路硬件编程语言;

4. 熟悉整个IC设计流程,熟悉FPGA验证平台;

5. 有数字图像处理经验的优先考虑

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岗位档案POSITION FILE
企业思特威电子科技
地点闵行区
类型校招
发布日期2026/07/15
更新日期2026/11/03
申请截止尽快投递

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