FPGA开发工程师（智驾数据采集/回灌方向）

1. 板卡级方案设计与硬件把控：负责智驾数据采集、回灌板卡FPGA侧架构设计与器件选型，参与软硬件功能划界，对接外包PCB团队完成接口定义、原理图与PCB评审、外包质量验收，主导硬件单板上电调试与Bring-up验证工作。

2. 核心逻辑与接口开发：负责FPGA核心逻辑设计与开发，涵盖PCIe Gen3/4、千兆/万兆以太网、GMSL/FPD-Link等高速通信接口、DDR系列大容量数据缓存控制，以及CAN-FD、LIN、FlexRay等车载总线协议解析与功能实现。

3. 精准时钟与同步机制实现：针对智驾数据采集、回灌业务场景，开发硬件级精准时序与同步逻辑，实现IEEE 1588（PTP）、TSN时间敏感网络、GNSS/PPS授时及高精度时间戳打标等核心功能，保障业务时序准确性与一致性。

4. 软硬件协同与调试优化：负责FPGA逻辑与上层主机驱动、上位机软件的联合调试，完成PCIe DMA高速传输、软硬件接口对接，定位并解决时序收敛异常、数据丢包、高吞吐瓶颈等各类系统级问题，保障系统高效稳定运行。

5. 技术文档与规范建立：独立撰写FPGA设计文档、接口协议规范、测试验证方案，梳理并搭建团队硬件及FPGA开发、调试标准化流程与规范。

1. 本科及以上学历，电子信息、通信工程、自动化、计算机、微电子等相关专业，项目实战能力优秀者可适当放宽条件。

2. 具备扎实的FPGA独立开发能力，熟练掌握Verilog/SystemVerilog，深入理解FPGA内部架构，精通Xilinx（AMD）或Altera（Intel）全套开发工具链，能够独立完成时序约束、时序分析与时序收敛优化。

3. 具备丰富的高速接口与协议开发经验，熟练掌握以下至少两项技术：①熟悉PCIe协议及IP核开发，拥有PCIe DMA高速吞吐调试经验；②熟悉以太网MAC/PCS/PMA完整协议栈，具备千兆/万兆以太网开发经验，掌握TSN、PTP/IEEE 1588时钟同步原理；③熟悉DDR3/DDR4控制器开发与调优，具备海量数据高带宽缓存处理实战经验。

4. 具备扎实的硬件系统功底，可独立读懂原理图、PCB图纸，熟练使用示波器、逻辑分析仪等测试仪器，拥有板卡从0到1完整调试、协同硬件团队排查硬件问题的实战经验。

5. 具备良好的跨团队沟通能力与内外协作能力，逻辑清晰，具备独立问题排查、技术攻坚与项目落地能力。