SOC设计工程师（CRG）(J10951)

1. 01

   时钟设计 ● 主导SoC芯片级时钟架构规划，制定时钟树（Clock Tree）方案包括全局时钟分布、分频/门控策略、低功耗时钟切换等。

• 实现DFS, DVFS, AVFS等技术的方案制定和RTL设计，支持芯片功耗优化,解决时钟切换时的glitch, 处理器的di/dt等问题。

• 定义时钟约束（SDC），协同实现时钟树综合与优化。

2. 02

   复位设计 ● 负责SoC芯片的复位架构设计，包括全局复位，局部复位，多电源域复位策略 ● 定义复位源（上电复位，看门狗复位，软件复位等）及其优先级管理 ● 定义复位时序约束(SDC),确保复位路径满足时序要求。

3. 03

   时钟相关IP的开发和集成 ● 与模拟工程师合作，完成高性能PLL/DLL的架构设计和实现 ● 集成PLL/DLL/时钟发生器（Clock Generator）等IP ● 支持芯片的整个开发流程，完成RTL Coding, SDC/UPF开发，完成LINT/CDC/RDC/GCA/CLP/FM等检查流程。

• 提供时钟相关的时序收敛（Timing Closure）和功耗分析支持。

岗位要求 专业与学历：硕士及以上学历，微电子、电子工程、通信工程等相关专业。 专业技能： 熟悉数字集成电路原理，精通Verilog/SystemVerilog硬件描述语言。 熟悉计算机体系结构，了解AMBA总线协议（如AXI、APB等）。 掌握跨时钟域处理、低功耗设计（UPF流程）基本知识。 了解前端设计流程和EDA工具，如VCS、Verdi、SpyGlass等。 脚本与工具：熟悉Python/Tcl/Perl/Shell等脚本语言（之一即可），用于自动化设计流程。 个人素质：积极主动，学习能力强，具备良好的沟通能力和团队合作精神