芯片架构设计工程师(J10950)

1. 01

   工程级微架构设计：基于架构定义的顶层规格与算法模型，负责CPU/NPU/SoC关键子系统（如存储控制器、总线互联、DDR/PCIe接口、AI加速引擎等）的工程级微架构细化与设计，确保方案在物理实现上的可行性。

2. 02

   RTL高质量交付：负责核心模块的RTL编码与设计质量，主导代码风格规范、时钟复位策略、跨时钟域（CDC）处理及低功耗设计（UPF/CPF）方案落地。

3. 03

   PPA协同优化与收敛：在架构方案的约束下，协同后端领域完成综合（Synthesis）、形式验证（FV）、静态时序分析（STA）及功耗分析，推动面积、功耗、性能在工程极限下的迭代收敛，解决后端反馈的物理设计违例。

4. 04

   设计流程与质量保障：完善模块级的设计检查清单（Checklist），主导预投片前的模块级质量审核（包括Lint、CDC、DFT、DRC检查），确保设计交付给后端时无重大遗漏。

5. 05

   流片与硅后支持：参与DFT（可测性设计）方案制定与测试向量生成；流片后协助进行芯片bring-up、性能调优及失效分析，定位并修复硅后功能/性能问题。

6. 06

   工程提效：开发或优化内部设计自动化脚本（Perl/Python/Tcl），提升模块集成、版本管理与回归验证的效率。

硕士及以上学历，2027届应届毕业生； 微电子、集成电路设计、电子工程、计算机体系结构等相关专业。 数字IC设计基础：扎实掌握数字电路设计、计算机体系结构、信号完整性等基础知识；了解芯片从RTL到GDSII的全流程环节； RTL开发能力：精通Verilog/SystemVerilog硬件设计语言，有实际模块（如AXI总线、DMA、Cache控制器、AI计算单元等）编码与仿真验证经验； EDA工具链：熟悉Synopsys/Cadence主流EDA工具（如DC、Genus、VCS、Xcelium、PrimeTime、Formality等）的基本使用； 综合素质 严谨细致、对交付质量和时间节点有高度责任感； 具备优秀的问题定位与工程排障能力，能在项目压力下冷静应对突发风险； 善于跨团队协作 良好的英文技术文档读写能力。