芯联集成电路制造
设计工程师1(2027届)(J10950)
RESPONSIBILITIES
岗位职责
负责数字IP微架构和电路设计或子系统/系统集成设计工作
负责设计规格和其它相关文档编写，数字设计流程检查，自测，预综合等
参与IP架构和规格讨论与制定
协助验证工程师进行设计相关问题定位及覆盖率收集
协助中后端及DFT工程师解决相关设计问题
负责FPGA集成设计工作，协助FPGA验证工程师定位相关设计问题
协助测试工程师进行样片和量产测试问题调试定位
参与流程建设和维护，参与设计方法学完善和开发
REQUIREMENTS
任职要求
硕士及以上学历，微电子，集成电路等相关专业
掌握数字IC前端设计流程和常用前端EDA工具
精通Verilog HDL语言，熟悉System Verilog/C/C++语言以及脚本语言等
了解ISO26262标准经验者优先
积极主动，沟通顺畅，责任感强，自学能力强，有良好的团队合作精神
信息来自企业官方招聘渠道
OfferSeek 对公开岗位信息进行聚合、去重和结构化整理，最终申请以企业官方页面为准。