异构集成设计工艺协同优化专家-3DIC DTCO Expert(J20007)

DTCO策略制定与执行：主导WOW/COW项目的DTCO技术路线图制定，识别关键工艺-设计交互节点； 定义和开发用于3D异构集成（如混合键合、微凸点、TSV等）的设计规则、标准单元库及协同优化流程；

设计与工艺协同优化：与芯片设计团队合作，针对3D堆叠架构，优化芯片布局、IR/EM,电源分配网络（PDN）和热管理设计，以满足封装工艺的限制和要求；与工艺研发团队协作，分析工艺变量（如键合精度、间隙填充、应力管理）对芯片性能、功耗和良率的影响，并驱动设计层面的改善或容差设计； 3.3D异构集成技术评估与开发：主导对新材料（如介电材料、导热界面材料）、新工艺（如混合键合、无凸点键合）和新互连方案的DTCO评估，量化其技术价值和潜在风险；为WOW/COW等前沿堆叠方案提供设计指导，确保技术与设计实现的最佳匹配；

测试与可靠性协同：研发用于3D堆叠芯片的DFT（可测试性设计）和DTCO相关测试方法，确保内部互连和堆叠结构的可测性与可修复性；协同可靠性团队，通过设计手段优化长期可靠性，如应对热机械应力、电迁移和热效应；

方法论与平台建设：搭建并维护用于异构集成DFM/DFR/DFT/DTCO/STCO的仿真与建模平台（如TCAD、SPICE、热力耦合仿真工具）；建立并持续优化DFM/DFR/DFT/DTCO/STCO流程，撰写相关技术文档和设计指导手册。

硕士及以上学历，博士优先，微电子、电子工程、材料科学、物理学或相关专业； 2.5年以上半导体行业经验，至少3年专注于封装（2.5D/3D），或DRAM工艺整合/器件，或DTCO领域；

有其他3D堆叠或者DRAM产品的DTCO或研发经验者优先，熟悉WOW/COW/BEOL等前沿堆叠技术者优先；

深入了解半导体工艺（特别是BEOL和封装工艺）与芯片设计之间的相互关系；

精通DTCO方法论，具备较强的物理设计、电路优化和工艺理解能力；

熟练使用EDA工具（如Cadence, Synopsys）进行版图设计和分析，使用TCAD工具进行工艺仿真和器件建模；

具备扎实的统计学知识和数据分析能力，能够运用JMP、Python或R等工具进行大数据分析；

出色的跨团队沟通协调能力和项目管理能力，能够有效驱动多方协作；

具有强烈的创新意识和问题解决能力，乐于挑战技术难题。