版图设计高级专家-TD Layout Expert(J19457)

风险识别与改善： 主导识别版图工作全流程中的工艺及测试风险，制定并推动实施改善方案，以持续提升版图设计工作的效率与质量；

技术指导与攻关：为部门内部工程师提供核心技术指导，协助分析和攻克版图设计与验证过程中的技术瓶颈，响应并高效解决各关联协作部门提出的版图设计问题；

新型testkey开发：负责新型功能testkey的开发，以提升工艺监控与产品测试的覆盖率；

测试元件版图优化：主导测试元件版图的优化设计，确保测试数据的准确性与可靠性。

教育背景与专业知识：硕士及以上学历，半导体、物理学、材料科学与工程、微电子等相关专业；

行业与专业经验：20年以上半导体行业经验，在版图设计与验证领域具备深厚经验积累和技术洞察力；

专业技能与资格：能使用Cadence Virtuoso、华大九天Aether等主流EDA设计工具完成版图设计与验证，深入理解半导体测试全流程（包括晶圆测试、可靠性测试等），并具备制程整合相关经验；

其他要求：具有出色的团队协作精神与跨部门横向沟通能力，能有效推动复杂技术项目的开展与协作。