ASIC设计中端工程师

负责 SoC/ASIC 芯片模块或全芯片逻辑综合/物理综合，制定综合策略，完成 RTL 到物理布局布线阶段工作，优化 PPA（功耗、性能、面积）指标；

独立编写、维护 SDC 时序约束文件，完成静态时序分析 STA，定位时序违例并提供解决方案，负责时序收敛优化，及芯片时序 Sign-off；

负责形式验证 LEC/Formality检查，保证 RTL 与综合网表、物理实现网表逻辑一致性，确保逻辑无偏差；

负责低功耗实现，编写 UPF/CPF 功耗约束，完成功耗分析、电源域检查，解决低功耗综合与时序问题；

负责物理布局布线阶段工作，和后端工程师协同评估 floorplan、布局规划，分析布局、布线带来的时序、拥塞、负载变化，基于物理信息更新约束、指导网表优化，分析 pre-CTS、CTS、post-CTS、post-route 时序数据，定位物理相关时序瓶颈，迭代优化 PPA；协助分析 SI 串扰、IR Drop 等物理效应带来的时序影响；

协同前端、后端团队，处理时序、功耗、SI/EM 问题，支持 ECO 工程变更，完成网表迭代交付，保障项目按时流片 Tape-out；

开发、维护中端自动化流程与 Tcl/Python 脚本，持续优化设计流程，提升项目效率；整理项目文档、报告，沉淀技术经验；

参与设计评审，提前识别 RTL 代码、时钟复位、约束、低功耗、布局规划等潜在设计风险。

硕士及以上学历，电子信息类、计算机类、自动化类相关专业，2年及以上相关工作经验；

熟悉数字集成电路设计全流程，掌握 DC/Genus 综合、PrimeTime STA、LEC/Formality、Spyglass、ICC/Fusion Compiler/Innovus 等主流 EDA 工具；

熟悉 SDC 时序约束编写、时钟 / 复位结构分析与时序收敛，熟悉 UPF 低功耗设计流程，了解 SI/EM、IR Drop 分析原理；

掌握 Tcl 脚本，熟悉 Python/Perl/Shell ，能独立编写自动化脚本，提升流程效率；

掌握Verilog RTL 代码，理解数字电路基础、时序基本理论，熟悉标准单元库、工艺库基础概念；有先进工艺（7nm/14nm/28nm）项目经验加分；

熟悉 DFT 扫描链、ATPG 原理；

熟悉物理实现流程，有参与 floorplan、CTS、布线阶段时序协同优化经验优先；

踏实勤奋、积极主动、善于学习、乐于创新，具备良好的人际沟通能力和团队协助能力；

具备良好的英语听说读写能力。