IC Layout经理(J11931)

1. 负责车规：High Side Driver和LED两个方向产品的模块以及全芯片Floorplan、布局布线，独立完成版图从布局、布线、物理验证到Tapeout签核全流程，输出GDS、版图说明文档、DRC/LVS/ERC验证报告等交付物，熟悉车厂审厂时，关于layout 交付物的问题解答。

2. 根据电路设计要求，完成器件匹配、噪声隔离、寄生参数优化，管控IR Drop、EM电迁移、Latch-up闩锁、ESD、天线效应等可靠性风险，配合电路设计师完成PEX寄生提取与后仿真迭代，解决版图引入的性能偏差问题。

3. 使用Calibre完成DRC/LVS/ERC/Antenna物理验证，评估Waiver风险，输出风险评估结论，对接PDK、Foundry工艺团队，推动规则疑问闭环。

4. 负责流片后版图相关失效、良率问题定位，协同FA、测试、电路团队完成根因分析，输出版图优化方案，沉淀BKM最佳实践与版图规范。

5. 负责提供版图自动化建设方案，基于SKILL/TCL/Python协助CAD开发自动化检查、批量处理、单元生成脚本，提升团队版图交付效率；指导中初级版图工程师，进行技术带教与评审。

6. 协同模拟设计、数字、测试、工艺、封装等跨团队沟通，在面积、功耗、噪声、可靠性、良率之间做合理版图折中：结合layout，为电路设计选合适的器件，提供最佳ESD架构方案。

1.本科及以上学历，微电子、集成电路、电子科学与技术、微电子学与固体电子学等相关专业；5年及以上模拟/数模混合版图完整流片经验。

2.熟练使用Cadence Virtuoso版图平台、Calibre整套验证工具（DRC/LVS/PEX/Quantus），熟悉Linux开发环境；有Star-RC、Synopsys PVS使用经验。

3.扎实的器件与模拟电路基础，理解MOS、BJT、LDMOS器件特性；精通器件匹配、STI/WPE/LOD工艺效应、闩锁、ESD、电流密度等版图可靠性机理，能读懂运放、带隙、LDO、ADC、像素读出电路原理图。

4.熟悉CMOS工艺，有0.18μm/0.11μm及以下工艺流片经验；理解DFM、光刻、金属填充等可制造性设计要点。

5.CET‑4及以上，可独立阅读英文PDK、DRM、Foundry工艺文档、器件Spec。

6.有3年Auto产品零fail流片经验；

7. 有PMIC、高压BCD版图经验；

8.具备Full‑chip顶层整合、ESD IO环、电源网格规划经验；

9.有3年车规AEC‑Q100版图项目经验。