DFT工程师（2027届）

工作地点：上海/深圳 招聘对象：2027 届毕业生 薪资：22K~30K/M 岗位简介：加入数字后端/DFT 团队，负责电机控制 MCU/SoC 的可测试性设计，保障量产测试质量与效率，成长为专业 DFT 工程师。 培养与成长：

1. 01

   配备资深工程师一对一带教（师徒制），依托真实商业级芯片项目系统积累实战经验；

2. 02

   提供从执行到独立负责的清晰成长与晋升通道，表现优秀者薪资职级不设上限并可获得股权激励；

3. 03

   可根据个人意愿往前后端方向拓展。 岗位职责：

4. 01

   负责 SoC/IP 的可测试性设计（DFT），完成扫描链（Scan）插入、DFT 综合及测试结构规划；

5. 02

   开展存储器自测试（MBIST）、边界扫描（Boundary Scan / IEEE 1149.1 JTAG）的设计与集成；

6. 03

   生成并优化 ATPG 测试向量（含压缩 compression），提升测试覆盖率、降低测试时间与成本；

7. 04

   联动前端设计、数字后端与 ATE 测试团队，完成 DFT 时序约束、可测试性签核与量产测试导入；

8. 05

   排查测试覆盖率不足、向量失败等问题，沉淀 DFT 流程、脚本与技术文档；

9. 06

   芯片回片后负责在实验室搭建平台验证测试向量。

1. 01

   硕士学历，微电子、集成电路、电子工程、计算机等相关专业；

2. 02

   熟悉数字 IC 前端设计流程，具备 RTL/FPGA 相关经验，熟悉 Linux 环境；

3. 03

   了解可测试性设计原理（Scan、ATPG、MBIST、Boundary Scan 等）；

4. 04

   掌握 C/C++/Python/Perl/Tcl 中至少一种编程语言；

5. 05

   逻辑严谨、细致负责，具备良好的沟通与团队协作能力；

6. 06

   加分项（优先考虑）：

7. 01

   熟悉 SystemVerilog/UVM 验证或半导体器件（CMOS）与工艺知识；

8. 02

   有低功耗（UPF）测试、扫描压缩与失效诊断（diagnosis）经历；

9. 03

   有LBIST经历。