主管射频/模拟芯片设计工程师（PLL方向）

负责高性能锁相环（PLL）及频率综合系统的总体架构设计和技术路线规划，根据产品需求完成系统指标分解，制定关键电路方案，确保频率精度、相位噪声、杂散、锁定时间、功耗及面积等关键指标满足产品需求。

主导PLL及相关模拟/射频模块设计与优化，包括但不限于PFD、Charge Pump、Loop Filter、LC Ring VCO、Frequency Divider、Fractional-N PLL、Integer-N PLL、DLL、Injection-Locked Frequency Divider（ILFD）、Frequency Multiplier、Calibration Circuit等关键模块。

负责PLL系统建模、环路稳定性分析及噪声预算，建立行为级模型和设计方法，优化环路带宽、参考杂散、相位噪声及频率切换性能，实现系统级性能优化。

负责芯片设计全流程技术把控，组织完成版图设计、寄生参数提取、版图后仿真及电磁（EM）协同仿真优化，指导解决流片、测试及量产过程中出现的复杂技术问题，确保设计满足产品指标及量产要求。

主导PLL测试方案制定，组织完成芯片调试、性能验证、失效分析及设计迭代，持续提升产品性能、良率及可靠性，推动产品顺利完成量产导入。

与射频、模拟、数字、算法、版图、封装、测试及产品团队密切协作，协调解决跨模块接口及系统集成问题，保障研发项目按计划推进。

跟踪锁相环、频率综合及高速时钟领域国际前沿技术发展，组织关键技术攻关，推动核心IP开发和平台化建设，形成自主知识产权和核心技术竞争优势。

建立和完善PLL设计规范、设计流程及技术平台，组织技术评审，指导和培养团队成员，持续提升团队整体研发能力。

完成上级布置的其他任务。

微电子、集成电路、电子工程等相关专业硕士及以上学历，博士优先；具有5年以上模拟/射频集成电路设计经验，具有毫米波芯片研发经验者优先。

扎实掌握模拟集成电路设计理论及锁相环基本原理，深入理解环路稳定性分析、噪声模型、相位噪声、参考杂散、抖动（Jitter）、锁定时间以及PVT变化对系统性能的影响，具备系统级设计与优化能力。

熟悉CMOS、SiGe BiCMOS、RF SOI等主流工艺平台，具有多款射频/模拟芯片成功流片并完成测试验证经验；具有55 nm及以下先进工艺量产导入经验者优先。

精通PLL、DLL、LC-VCO、环形振荡器（Ring Oscillator）、时钟分配网络等电路架构原理与设计方法，具备系统级建模、分析及性能优化能力。

熟练使用行业主流芯片设计、系统验证及电磁仿真EDA工具开展设计与仿真工作；熟悉射频/模拟版图设计规范、寄生参数提取、EM协同设计方法，具备完整Tape-out经验。

熟悉高性能PLL测试方法，能够熟练使用频谱分析仪、相位噪声分析仪、信号源、示波器、网络分析仪等测试设备，具备芯片调试、问题定位及性能优化能力。

具备优秀的系统架构设计能力和复杂模拟系统分析能力，能够独立负责高性能PLL IP及频率综合系统研发。具有无线通信、毫米波雷达、Wi-Fi、5G/6G、卫星通信、高速SerDes、数据中心时钟系统等相关芯片研发经验者优先。

具备较强的项目组织和跨团队协同能力，能够推动多专业团队高效协作，保障项目按期交付；具备良好的技术领导力和团队培养能力，能够组织技术评审、建立设计规范并指导工程师成长。

具有较强的创新意识和技术敏锐度，能够持续跟踪国际前沿技术发展，推动关键技术突破及IP平台建设；具备良好的英文文献阅读和技术交流能力，能够熟练阅读国际高水平论文、专利及技术资料。 工作地点：上海、南京、苏州