DDR System Validation Engineer(J11723)

负责 SoC DDR 子系统的系统级测试与验证，包括 DDR3/DDR4/LPDDR4/LPDDR4X/LPDDR5/LPDDR5X 等存储器。 参与新 SoC 回片后的 DDR Bring-up，完成 DDR 基本功能、稳定性、性能及 Margin 测试，协助定位 Bring-up 阶段的 DDR 相关问题。 负责 DDR SI/PI 相关测试，包括 DQ/DQS/CLK/CA 等高速信号测量、Eye Diagram、Timing Margin、Voltage Margin、Power Rail 等测试和分析。 负责 DDR 颗粒及不同 Vendor/容量/频率组合的兼容性和 QPL 验证。 对测试过程中出现的 Fail 进行初步分析和定位，能够结合测试 Log、DDR Training 结果、寄存器信息、示波器/逻辑分析仪等工具分析问题，并协同 DDR FW、PHY、Controller、SI/PI、DRAM Vendor 等团队完成问题闭环。 负责 DDR 测试计划、测试方法、测试流程和测试报告的建立与维护，提高测试覆盖率、测试效率及结果可追溯性。 参与 DDR 自动化测试平台和测试脚本建设，持续提升测试自动化程度。 支持量产及客户项目中的 DDR 稳定性、兼容性和疑难问题分析。

电子、微电子、通信、计算机、自动化等相关专业，本科及以上学历。 有 3 年以上 DDR / Memory / SoC 系统测试、硅后验证、系统验证或 SI/PI 测试相关经验。 熟悉 DDR4、LPDDR4/4X、DDR5、LPDDR5/5X 中至少一种 DDR 协议和基本工作原理。 有 DDR 系统级验证经验，熟悉 DDR 稳定性、Margin、Corner、兼容性等测试方法。 熟悉示波器、逻辑分析仪等实验室测试设备，具备高速信号测量和基本 SI/PI 分析能力。 具备基本的问题分析能力，能够根据 Log、测试现象和实验结果进行 Fail mode 分类、问题复现和初步 Root Cause 定位，而不仅限于执行测试。 熟悉 Linux/Android 环境，能够使用 Shell/Python 等进行测试脚本开发或自动化测试者优先。