数字IC设计工程师（以太网方向）(J11731)

1. 01

   负责以太网MAC、PHY的设计与RTL代码开发；

2. 02

   主导模块级仿真验证环境搭建、测试用例设计，配合验证团队完成功能覆盖率、代码覆盖率收敛，保障设计交付质量；

3. 03

   完成模块级时序约束、逻辑综合、配合后端团队完成时序收敛与物理实现；

4. 04

   对接模拟PHY设计团队，完成数模混合接口的联调、仿真验证与问题定位，优化接口性能与协议兼容性；

5. 05

   跟进IEEE 802.3系列以太网协议标准落地，负责协议相关逻辑的设计、调试与迭代优化；

6. 06

   参与芯片流片后bring-up、FPGA原型验证、板级测试与量产问题排查，保障芯片顺利量产落地。

硬性必备要求

1. 01

   本科及以上学历，微电子、集成电路设计、电子工程、通信工程等相关专业，3年及以上数字IC前端设计全职工作经验；

2. 02

   精通Verilog/SystemVerilog硬件描述语言，熟练掌握数字IC设计全流程，涵盖RTL设计、仿真验证、逻辑综合、静态时序分析等核心环节；

3. 03

   具备独立模块设计与技术攻坚能力，可独立完成模块从需求拆解到落地的全流程工作，有规范的编码风格与技术文档输出习惯；

4. 04

   具备扎实的数字电路设计功底，有良好的时序、面积、功耗优化意识，有芯片流片项目经验。 核心优先筛选项：

5. 01

   有以太网MAC、数字PHY（PCS/PMA）实际项目设计与流片经验者优先，同时具备MAC与PHY全链路设计经验者优先录用；

6. 02

   精通IEEE 802.3系列以太网协议，熟悉10/100/1000M、2.5G/5G/10G BASE-T等以太网接口标准者优先；

7. 03

   有PTP/IEEE 1588高精度时间同步、TSN时间敏感网络相关逻辑设计经验者优先；

8. 04

   有SerDes PHY、高速接口IP设计经验，或数模混合芯片设计经验者优先；