ASIC Mid-End (Synthesis/DFT) Engineer/Sr.(J11705)

负责芯片前端的综合（Synthesis）工作，优化芯片的性能、功耗和面积（PPA），确保满足项目需求。

主导STA静态时序分析，分析时序路径，解决时序收敛问题，保证芯片的时序性能。

撰写UPF文件，支持低功耗设计，并进行低功耗检查以确保设计符合节能标准。

进行LEC逻辑等价性检查，验证综合后的网表与原始RTL设计的一致性。

执行Lint/CDC检查，确保RTL代码的质量和跨时钟域信号的安全性。

制定IP级和芯片级的DFT架构与DFT Flow，参与DFT Spec的定义与评审。

完成Scan Chain Insertion、Scan Compression、MBIST Insertion、Boundary Scan（JTAG/IEEE 1149.x）等DFT电路的实现与验证。

负责ATPG测试向量生成与仿真调试，覆盖Stuck-at、Transition、Path Delay等故障模型，分析并提升测试覆盖率。

完成DFT模式的时序约束（SDC）编写，协助后端工程师完成DFT相关时序收敛。

支持产品量产测试，协助定位和解决DFT Pattern在量产测试中的问题。

参与DFT Flow的优化与方法学建设。

编写技术文档，记录设计流程和结果，为后续维护提供支持。

硕士及以上学历，微电子、集成电路、电子工程、计算机等相关专业。

3年以上数字芯片中端设计经验，有完整流片经验者优先。

熟练掌握Verilog，熟悉数字芯片设计流程及先进工艺下的Library分析。

熟练使用以下EDA工具中的一项或多项：Design Compiler / Genus（综合）、PrimeTime / Tempus（STA）、Formality / Conformal LEC（形式验证）、DFT Compiler / Tessent / TetraMax（DFT）。

熟悉SDC时序约束原理，具备独立编写模块级及全芯片时序约束的能力。

熟悉DFT原理和方法，掌握Scan、MBIST、ATPG、Boundary Scan等常用可测性设计技术。

熟练使用Tcl / Perl / Python等脚本语言进行流程自动化开发。

具备良好的英文读写能力，能够阅读和撰写英文技术文档。

工作认真负责，具备良好的团队合作精神和跨团队沟通协调能力。