片上自研总线微架构-技术专家

1. 01

   聚焦微架构层级，负责自研NoC/片上互联IP的微架构方案设计、模块划分与特性迭代；支撑片上互联以及可扩展片间互联组网需求。

2. 02

   针对大算力多集群芯片场景，对自研NoC IP做时延、吞吐、面积、功耗的权衡优化，完成可扩展拓扑微架构方案设计，输出完整微架构设计文档。

3. 03

   沉淀自研互联IP的设计规范、设计方法论，建设可复用IP库，持续迭代优化IP架构；定位并解决芯片流片前后与互联IP相关的功能、性能问题。

4. 04

   和架构、验证、后端、软件团队协同对齐需求，对自研NoC IP交付质量、性能指标、交付周期负责。

职位要求｜任职要求

1. 01

   教育背景 本科及以上学历，微电子科学与工程、集成电路、电子工程、计算机等相关专业；要求5年及以上IC前端微架构自研设计经验；大规模互联IP自研设计经验优先。

2. 02

   核心经验 具备自研NoC或者高速片上总线IP完整经验；拥有自研NoC IP的成功流片量产实战经历。具备多Die可扩展片间互联微架构落地经验优先。

3. 03

   协议与理论扎实 精通片上网络NoC基础理论；熟练掌握路由算法、虚通道管理、分组流控机制、仲裁机制、死锁预防/规避策略、QoS带宽调度、拥塞控制；熟悉跨时钟域异步互联，理解片上/片间互联拓扑优劣与时延‑面积‑功耗权衡。

4. 04

   代码与工具能力 精通Verilog / SystemVerilog，擅长高质量可综合RTL设计；熟练掌握CDC跨时钟域、低功耗设计；熟悉IC前端全流程工具链：综合、形式化验证、静态时序分析，能够基于微架构做时序、面积、功耗分析与优化。

5. 05

   综合素质 能够独立负责复杂IP模块完整交付；具备严谨的架构文档习惯；能够主动识别微架构风险，评估方案取舍；良好跨团队沟通协作，面对性能瓶颈能够给出可行优化方案。 加分项

6. 01

   有大算力AI芯片、多模组芯片互联IP自研落地经验，有片间高速互联链路配套逻辑设计经验。

7. 02

   熟悉缓存一致性协议与互联网络的协同设计。

8. 03

   具备IP标准化交付经验，面向多项目可复用IP开发经验