版图工程师

根据前端电路设计方案及版图匹配要求，独立完成模拟/数模混合芯片的版图布局、布线、器件摆放、对称匹配、寄生优化等核心设计工作，保障芯片性能、稳定性与良率。

熟练使用主流EDA工具完成版图完整性验证，包括DRC（设计规则检查）、LVS（版图电路一致性检查）、ERC（电气规则检查）及XRC寄生参数提取，排查并修复各类版图违规问题，确保版图100%符合工艺生产标准。

配合前端IC设计工程师、工艺工程师开展技术对接，优化版图结构，改善芯片寄生效应、噪声干扰、压降等问题，提升芯片整体性能与量产良率。

参与芯片Tapeout全流程工作，完成版图自查、清单核对、Mask数据整理、版本归档及流片文档输出，跟进流片、测试反馈，配合完成芯片改版优化。

学习跟进CMOS、BCD等主流半导体工艺制程，积累不同制程版图设计经验，协助优化版图设计规范与流程，沉淀标准化设计方法。

完成上级交办的版图专项优化、IP版图绘制、工艺适配验证等技术工作。

本科及以上学历，微电子科学与工程、电子科学与技术、集成电路设计与集成系统、电子信息工程、半导体物理等相关专业；

具备扎实的模电、数电、半导体器件物理、CMOS工艺流程基础知识，熟悉芯片设计基本流程；

熟悉各类EDA工具：Cadence Virtuoso版图设计、Mentor Calibre DRC/LVS验证；

了解半导体器件以及集成电路工艺流程；

具备良好的沟通能力、学习能力、分析能力和团队合作能力。