架构建模工程师

1. 01

   高精度模型构建：负责 IP 级 AModel 开发，实现周期近似（Cycle-approximate）的性能模型。

2. 02

   微架构时序建模：将硬件规格中的时序逻辑（如流水线级数、打拍延迟）抽象为高效的模型代码，确保模型能准确反映硬件的实际吞吐。

3. 03

   架构探索与权衡：利用模型评估不同微架构方案（如 Buffer 深度、流水线切分、逻辑重组）对性能和功耗的影响。

4. 04

   性能瓶颈透视：通过分析仿真 Trace，识别硬件设计中因反压（Back-pressure）、气泡（Bubble）或访存冲突导致的性能损失。

5. 05

   跨团队协作：与架构师对齐微架构定义，与验证团队对齐性能基准。

1. 01

   教育背景：计算机、微电子、通信工程等相关专业硕士及以上学历。

2. 02

   硬件构造：熟练掌握数字电路基础，理解信号打拍（Flop/Registering）对时序路径的影响；精通流水线（Pipeline）原理，包括流水线切分、冒险（Hazard）处理、停顿（Stall）与转发（Forwarding）机制。

3. 03

   硬件交互逻辑：理解握手协议（Ready/Valid）、反压机制（Back-pressure）及仲裁策略（Arbitration）对系统吞吐量的影响。

4. 04

   体系结构知识：熟悉内存层次结构（Memory Hierarchy）、Cache 一致性协议、片上网络（NoC）架构。

5. 05

   技术栈要求：精通 C++ 编程，具备良好的抽象建模能力及代码性能优化意识；熟悉 SystemC / TLM 2.0 或其他相似框架，能处理基于离散事件驱动的复杂时序建模。 薪资： 面议 学历要求（及以上）： 本科 工作经验： 5-8年 年龄要求： 不限 其他要求：

加分项

1. 01

   有 RTL 设计或验证经验，能够阅读 Verilog/SystemVerilog 代码并将其转化为等效 C++ 模型。

2. 02

   熟悉常见处理器或加速器的微架构（如指令发射、乱序执行、SIMD 单元、SIMT、TensorCore 单元、DMA 单元等）。