数字中端设计工程师

负责数字芯片RTL到门级网表的综合实现，参与制定综合策略，协助优化时序、面积与功耗目标； 在导师指导下使用DC/Genus等工具完成逻辑综合、形式验证及SDC约束的初步开发与维护； 配合前后端团队进行时序问题的分析与定位，参与物理设计阶段的ECO修复工作，了解芯片PPA（性能、功耗、面积）优化流程及Tape-out全流程。

硕士及以上学历，微电子/电子工程/集成电路等相关专业2027届毕业生； 熟悉数字IC设计流程，有使用Synopsys/Cadence综合工具（DC/Genus）的课程项目或实习经验，具备Tcl/Perl脚本编写基础； 掌握STA静态时序分析基本概念，了解低功耗设计方法（如多电压域、时钟门控等）； 有28nm及以下先进工艺项目经历，或参与过大型SoC/高性能CPU/GPU相关课题研究者优先； 具备良好的学习能力、沟通能力和团队协作精神，对芯片后端实现技术有强烈兴趣。