数字后端设计工程师

参与大规模SoC顶层设计的布局规划（Floorplan）、分区（Partitioning）及模块互连整合工作； 协助完成Power/Ground Pad及IO布局方案分析，了解电源网络完整性评估及ESD规范要求； 参与后端设计环境的脚本（Tcl/Python）开发与自动化流程维护优化； 协助全芯片时钟树综合（CTS）及时序收敛（Timing Closure）分析与优化； 参与物理验证（DRC/LVS/Antenna）流程，协助完成问题排查与修复； 参与功耗与可靠性分析（IR/EM Check），了解压降和电迁移问题的诊断方法； 学习基于UPF/CPF的低功耗实现方法学（Power Gating、多电压域等）； 参与Foundry沟通与项目复盘（Post-mortem Review），了解Tape-out全流程。

微电子、电子工程、集成电路或相关专业，2027届硕士及以上学历毕业生； 具备数字IC后端或物理设计相关的课程项目、研究课题或实习经历，熟悉芯片设计基本流程； 了解Synopsys/Cadence后端工具（ICC2/Innovus），具备Tcl或Python脚本编程基础； 掌握数字电路、半导体物理等基础知识，了解STA静态时序分析基本概念； 有28nm及以下先进工艺流片/MPW经历者优先；有低功耗设计（UPF/CPF）、3D IC或Chiplet相关课题经验者优先； 具备良好的英文文献阅读能力、学习能力与团队协作精神。