NPU设计工程师

参与NPU（神经网络处理器）微架构方案讨论与制定，协助将算法规格书转换为硬件实现方案，编写模块级设计文档。

负责MAC（乘加运算阵列）、计算数据流控制等核心算力单元的RTL编码与基础验证，协助完成关键路径时序收敛。

参与片上存储（SRAM/Buffer）与DMA（直接内存访问）数据流方案的设计与优化，协助数据复用策略的实现与功耗评估。

配合验证工程师完成模块级/子系统级验证，配合后端工程师完成物理实现，按要求执行Lint/CDC（跨时钟域）检查，确保设计质量。

教育背景 专业： 微电子、集成电路设计、计算机科学与技术、电子工程等相关专业，202X届硕士或博士毕业生。 核心知识： 扎实掌握数字集成电路设计、计算机体系结构、数字信号处理等核心课程知识。

专业技能 RTL设计能力： 熟练掌握Verilog/SystemVerilog硬件描述语言，有独立的模块级RTL编码和仿真验证经验。 总线与架构： 熟悉AMBA AXI/AHB等片上总线协议；理解CPU/GPU/DSP等处理器基本架构，了解SIMD（单指令多数据流）、脉动阵列等加速器常用架构。 算法建模： 熟练使用Python进行算法/数据结构建模与验证，有C++经验者加分。

项目/科研经历（满足任一即可） 有AI加速器/NPU/GPU/DSP相关设计课题经历，完成过从算法到RTL的硬件实现流程（如卷积/矩阵乘的硬件加速设计）。 有高性能计算、并行计算架构相关研究经验，熟悉数据流优化、访存带宽优化等基本策略。 参与过芯片设计全流程项目（从架构到流片），有实际流片经历者优先。 有FPGA原型验证或Emulation（硬件仿真加速） 使用经验。

综合素质 英语能力： 能熟练阅读英文技术文档及AI/体系结构领域学术论文。 逻辑与学习： 逻辑思维严谨，对AI芯片前沿技术有浓厚兴趣，具备快速学习新架构和新工具的能力，有良好的团队协作精神。 加分项 有AI/ML（机器学习）框架（如TensorFlow/PyTorch） 使用经验，了解算子映射到硬件的基本原理。 有先进工艺节点（如12nm/7nm/5nm） 下的低功耗设计技术（如Clock Gating、Power Gating、DVFS（动态电压频率调整））研究经验。 博士期间有AI芯片/体系结构方向高水平论文（ISCA/HPCA/MICRO/ISSCC等） 发表。 熟练使用Tcl/Python编写设计流程自动化脚本。