SOC设计工程师

参与SoC芯片顶层架构方案讨论与子系统划分，协助完成模块级RTL编码、基础仿真验证及综合（Synthesis）流程的相关工作。

协助总线互联（如AMBA）、时钟复位方案（Clock/Reset）、低功耗设计等关键模块的方案实现与文档撰写。

配合验证团队完成子系统级/系统级验证与调试工作，协助进行FPGA原型验证。

参与芯片流片（Tape-out） 流程及后续回片测试、问题定位等工作，在资深工程师指导下完成基础debug任务。

教育背景 专业： 微电子、集成电路设计、电子科学与技术、计算机体系结构等相关专业，202X届硕士或博士毕业生。 核心知识： 扎实掌握数字集成电路设计、计算机体系结构、信号与系统等核心课程知识。

专业技能 RTL设计能力： 熟练使用Verilog/SystemVerilog进行模块级设计与仿真，有独立的IP或模块开发经历。 EDA工具： 熟悉VCS、Verdi、Design Compiler、SpyGlass等常用设计/验证/代码检查工具的基本使用流程。 总线与架构： 理解AMBA AXI/AHB/APB等片上总线协议的基本原理及互联结构，了解SoC基本组成（CPU/GPU/DSP、存储子系统、外设接口等）。

项目/科研经历（满足任一即可） 有SoC芯片设计或子模块设计相关课题经历，完成过从RTL设计到综合/仿真的全流程。 参与过多时钟域/跨时钟域（CDC）设计或低功耗设计（Clock Gating、Power Gating） 相关课题研究。 有FPGA原型验证或芯片流片经历（含MPW（多项目晶圆）流片）者优先。 熟悉或了解SystemVerilog Assertion（SVA） 或UVM验证方法学者加分（体现对验证环节的理解，便于协同）。

综合素质 英语能力： 能熟练阅读英文技术文档及芯片设计领域学术论文/手册。 系统思维与沟通： 具备SoC全局视角与系统级思维，有良好的跨模块沟通能力和团队协作精神，具备独立解决模块级技术问题的基础能力。 加分项 有先进工艺节点（如12nm/7nm/5nm） 设计经验或相关课题研究。 熟悉低功耗设计方法学（CPF/UPF） 及功耗估算/分析流程。 有高性能计算、AI加速器或多媒体处理SoC设计背景。 博士期间有SoC/体系结构方向高水平论文（ISSCC/VLSI/JSSC等） 发表。