SRAM设计工程师

参与22nm及以下先进工艺节点下SRAM/Register File（寄存器堆） 存储器的电路设计与架构规划，协助完成bit cell（存储单元）、sense amplifier（灵敏放大器）、row/column decoder（行列译码器）等关键模块的电路实现。

参与存储器PPA（性能、功耗、面积） 的优化评估，完成电路仿真验证、版图设计指导及物理验证（DRC/LVS）等基础工作。

配合DFT（可测性设计）团队，参与存储器MBIST（内建自测试） 方案的调试与全芯片集成验证，支持芯片成功流片。

教育背景 专业： 微电子、集成电路设计、电子科学与技术等相关专业，202X届硕士或博士毕业生。 课程基础： 扎实掌握模拟/数字集成电路设计、半导体物理、器件物理等核心课程知识。

专业技能 设计能力： 熟悉SRAM基本存储单元（如6T/8T）的工作原理及外围电路（灵敏放大器、译码器、写入驱动等）的基础架构。 EDA工具： 熟练使用HSPICE、Spectre、Custom Compiler/Composer等电路设计与仿真工具；了解Layout（版图）设计及物理验证（DRC/LVS）流程。 工艺认知： 了解FinFET等先进工艺制程的基本特性及常见的工艺物理效应（如LOD、WPE等），有实际流片经验者加分。

项目经历（满足任一即可） 科研项目： 有SRAM、DRAM、Flash或其他定制存储器的设计课题经历，完成过完整的电路设计-仿真-版图流程。 竞赛经历： 参与过“集成电路创新创业大赛”（如“集创赛”）、“华为杯”研究生电子设计竞赛等，并获得省级以上奖项。 流片经历： 参与过芯片设计全流程（从设计到流片测试），有实际测试数据分析经验者优先。

综合素质 英语能力： 能熟练阅读英文技术文档及学术论文。 逻辑与沟通： 具备较强的逻辑分析能力，有良好的团队协作精神和沟通能力，具备主动学习的自驱力。 加分项 有低功耗设计技术（如电源门控、电压域划分）相关研究经验。 熟悉存储器可靠性评估（如老化效应（NBTI）、软错误（Soft Error）、读写辅助技术等）。 有大型SoC（系统级芯片）存储器集成或Memory Compiler（存储器编译器） 使用/设计经验。 博士期间有高水平论文（ISSCC/VLSI/JSSC等） 发表。