思特威电子科技
数字设计工程师-SOC 【27届校招】
RESPONSIBILITIES
岗位职责
基于架构需求完成模块级RTL设计，包括ISP/NPU/I2C/SPI/UART/MIPI等，遵循编码规范，保证可综合性与低功耗友好；
参与SoC集成与总线设计，包括CRG/PMU/AXI/APB/AHB/NOC等；
配合验证执行功能/时序/覆盖率验证与回归，支持 FPGA 原型验证与芯片回片测试；
进行RTL综合为门级网表，编写SDC约束，分析综合报告并优化 PPA；
配合后端完成时序收敛、低功耗设计（UPF）、跨时钟域（CDC）处理与 DFT 可测性规划；
撰写微架构规格书、RTL设计文档与接口定义文档；编写 Tcl/Python/Shell 脚本维护前端自动化流程，支撑流片前技术评审与交付
REQUIREMENTS
任职要求
电子类、集成电路、通信、自动化、测控仪器等相关专业优先，硕士及以上学历，有ISP/AI/SOC芯片相关项目经历者优先；
熟悉Linux操作系统和Synopsys/Cade等EDA软件优先；
熟练掌握Verilog数字电路硬件编程语言，熟悉Tcl/Python/Shell等脚本语言；
熟悉IC设计流程，包括Lint/CDC/综合/STA，熟悉FPGA验证平台；
具备优秀的团队合作能力、创新精神与沟通能力
信息来自企业官方招聘渠道
OfferSeek 对公开岗位信息进行聚合、去重和结构化整理，最终申请以企业官方页面为准。