SOC设计-TOP 资深设计工程师(J10332)

岗位职责（Key Responsibilities）

1. 01

   负责SoC Top顶层架构设计与顶层RTL开发，完成全芯片IP模块例化、信号互联、端口整合、层级划分，保障整体架构合规、清晰、可收敛。

2. 02

   负责全局时钟树架构、复位架构、电源域/电压域架构设计与实现，完成时钟分频、门控时钟、异步复位、跨域同步等顶层关键电路设计。

3. 03

   统筹全芯片地址空间分配、中断拓扑、DMA通路规划，配合总线团队完成NoC/Arteris/SkyeChip总线与各IP的顶层对接集成。

4. 04

   负责顶层模块仿真、编译调试、时序预分析，配合后端完成Floorplan、时序收敛、拥塞优化、跨时钟域问题修复，保障全芯片Sign-off进度。

5. 05

   负责FPGA原型验证顶层适配、板级调试，支撑样片Bring-up阶段顶层相关问题定位、分析与修复。

6. 06

   输出SoC顶层架构文档、集成规范、时钟复位方案、设计Checklist，参与架构评审、设计评审，把控顶层设计质量与风险。

任职要求（Qualifications）

1. 01

   学历专业： 微电子、电子工程、计算机等相关专业，本科及以上学历（硕士优先）。

2. 02

   工作经验： 5年及以上 SoC TOP顶层集成设计经验，具备完整的芯片流片（Tape-out）经历。

3. 03

   精通SoC整体集成流程，熟练掌握Top顶层RTL设计、时钟/复位/电源域整体架构设计方法。

4. 04

   熟练使用Verilog/SystemVerilog，熟悉主流仿真、综合、时序分析EDA工具，具备CDC检查、时序问题独立排查能力。

5. 05

   熟悉芯片前端到后端全流程，能独立推进顶层设计、集成、调试、收敛全流程落地。