SOC设计-HSIO资深设计工程师(J10330)

岗位职责（Key Responsibilities）

1.负责 SoC 高速接口（HSIO）子系统的架构方案定义、IP选型、接口时序与协议梳理，覆盖 PCIe、CXL、UCIE, Ethernet 等主流高速接口，输出高质量设计方案与技术文档。

2.负责 HSIO 相关模块、顶层 Pinmux、时钟/复位、电源域交互逻辑的 RTL 设计、代码集成与质量收敛，独立完成 Lint、CDC、UPF 低功耗检查、时序约束梳理与预综合 PPA 优化。

3.主导高速 IP 在 SoC 中的全流程集成，对接 IP 供应商、板级硬件、SI/PI、后端物理设计、验证、固件驱动团队，解决接口互联、跨时钟域、电源切换、信号兼容性等系统级问题。

4. 负责 FPGA 原型验证平台的 HSIO 接口调试、链路通断与功能打通，支撑前期预研、产品迭代与新特性落地，提前规避量产风险。

5. 配合芯片回片（Bringup）、板级调试与量产问题定位，独立分析高速链路抖动、误码、稳定性、兼容性问题，输出根因分析与设计优化方案。

6. 承担组内技术攻坚、难点问题复盘、新人技术指导，沉淀 HSIO 设计规范、Checklist、提升团队整体设计质量与效率。

任职要求（Qualifications）

1.学历专业： 微电子、电子工程、计算机等相关专业，本科及以上学历（硕士优先）。

2. 工作经验： 5年及以上 SoC HSIO前端顶层集成设计经验，具备量产芯片HSIO设计与集成经验。

3. 精通 Verilog 前端设计，熟练掌握高速接口协议与架构，熟悉 PCIe/CXL/UCIE/Ethernet 任意一类及以上主流 HSIO 接口的 SoC 集成流程。

4. 熟练使用Verilog/SystemVerilog，熟悉主流仿真、综合、时序分析EDA工具，具备CDC检查、时序问题独立排查能力。

5. 熟悉芯片前端到后端全流程，能独立推进顶层设计、集成、调试、收敛全流程落地。