【2027校招】Memory验证工程师

1.参与 HBM/DDR 子系统的硅后验证与调试，包括芯片 bring-up、功能测试、电气与功能问题定位、性能优化，保障芯片在数据中心级 AI 负载下的可靠性、能效和吞吐量

2.参与并行总线（HBM/DDR）的硅后测试与仿真关联收敛、IO 调优与性能调优，以及 Memory 子系统硅后验证方法学的优化

3.协助搭建模块级/系统级 Memory 硅后验证环境，编写和调试测试用例，分析功能覆盖率和性能报告，与架构、设计、封装、硬件、质量与可靠性团队协作，确保 Memory 子系统的功能覆盖和性能预期达成

4.参与 Memory 子系统电气和功能问题的调试与 IO 调优，协助进行 PVT 特性分析与裕量评估，基于硬件实测数据反推对上层模型性能的影响，推动设计改进

5.针对典型 AI 计算模型的访存特征与数据流模式，参与分析 HBM/DDR 子系统的带宽利用、延迟分布和吞吐瓶颈，从模型行为角度建立与硅后硬件表现的关联分析

6.参与开发 HBM 硅后验证和优化所需要的相关工具与自动化测试框架，持续提升验证效率和覆盖率

1.2027届校招应届生，硕士及以上学历，电子工程、微电子、人工智能、计算机科学与技术、信息与通信工程、自动化或相关专业

2.有上进心、责任心、探索精神，出色的团队合作和沟通能力，具备快速学习新技术的能力

3.熟练掌握 C/C++、Python、Bash 等编程和脚本语言

4.了解 HBM/DDR 协议（JEDEC 标准）及存储子系统架构，具备数字电路、计算机体系结构以及信号完整性与电源完整性基础知识

5.对从模型行为（如 AI 负载特征、计算图访存模式）分析硬件行为的方法有强烈兴趣，具备将上层应用特征与底层硬件表现关联分析的意识与潜力

6.具备较强的分析和解决技术问题的意愿与能力，对 Memory 技术方向有浓厚兴趣

7.具备英文技术文档阅读能力

加分项:

1.有 Memory 相关课题、项目或实习经验，包括 HBM/DDR 子系统硅后验证与调试的实操经历

2.了解并行计算架构优化方法或深度学习框架，对 AI 软硬件协同分析感兴趣

3.了解高速信号完整性与电源完整性理论，有测量或调优实验经验

4.有 DRAM/SRAM 故障模型分析或模型-硬件协同分析相关的学习或实践经验

地点：上海