SOC资深设计主任工程师-SOC Senior Design Staff Engineer(J20216)

RTL质量与低功耗检查：主导SOC顶层模块的RTL质量检查及低功耗检查（UPF/CPF），规划时钟、复位、MTCMOS架构，并完成芯片分区与层次设计；

顶层设计与时序收敛：主导SOC顶层综合、DFT/DFX（scan insert/mbist insert）及APTG流程，制定SDC约束，执行静态时序分析与功耗分析（PTPX），解决时序风险并推动收敛；

物理设计协同：与物理设计团队紧密协作，对齐顶层布局、电源规划、时钟树（CTS）和封装要求，识别并解决时序收敛及物理违例问题；

技术文档编写：撰写详细的设计规格、集成指南和验证计划等文档，确保技术信息的准确传递与可追溯性；

设计流程与自动化优化：主导或参与设计流程、自动化脚本及方法学改进，评估工艺库，协同团队推动设计流程与工艺的持续优化。

教育背景与专业知识：硕士及以上学历，微电子、电子工程、计算机等相关专业，具备扎实的数字电路设计理论基础；

专业技能与资格：能使用Verilog/SystemVerilog完成复杂数字电路设计，能独立运用nLint/Spyglass/CCD等工具执行设计检查流程；

专业技能与资格：具备逻辑综合、DFT/DFX、形式验证、静态时序分析等完整芯片设计流程经验，能使用UPF/CPF开展低功耗设计，并了解物理设计（布局、布线、时钟树）基本概念；

行业与专业经验：5年以上数字IC设计经验，主导或深度参与过复杂SOC芯片的完整设计项目；

其他要求：能使用Python/Perl/Tcl/Shell完成设计自动化脚本开发，能阅读英文技术文献，具有团队领导或跨职能项目协调能力。