SOC设计工程师-SOC Design Engineer(J20217)

RTL集成与仿真验证：编写和集成顶层RTL代码（bus, ckgen, pinmux等），执行芯片级功能仿真、RTL质量检查、约束设计及低功耗检查（UPF/CPF）；

顶层架构规划：参与SOC顶层模块的集成，完成时钟、复位、MTCMOS架构规划，以及芯片物理分区（Partitioning）和层次设计；

处理器与IP集成：集成处理器核（如ARM/RISC-V/GPU/NPU等）、高速接口（如DDR、USB、PCIe、SerDes）及各类外设IP，确保系统互联（NoC/AMBA）正确高效；

综合与时序分析：参与顶层设计综合、DFT流程，执行静态时序分析及功耗分析（PTPX），识别并推动时序风险解决；

文档编写与流程优化：编写详细的设计规格、集成指南和验证计划等文档，主导或参与设计流程、自动化脚本及设计方法学的持续改进。

教育背景与专业知识：硕士及以上学历，微电子、电子工程、计算机等相关专业，具备扎实的数字电路设计理论基础；

专业技能与资格：能使用Verilog/SystemVerilog完成复杂数字电路设计，能运用nLint/Spyglass/CCD等工具执行设计检查，具备逻辑综合、DFT、形式验证、静态时序分析经验；

专业技能与资格：掌握低功耗设计方法（UPF/CPF），理解物理设计基本概念（布局、布线、时钟树），能使用Python/Perl/Tcl/Shell完成设计自动化脚本开发；

行业与专业经验：5年以上数字IC设计经验，深度参与或主导过复杂SOC芯片的完整设计项目，深入理解SoC架构、AMBA AXI/AHB/APB总线协议及常见外设接口；

其他要求：能阅读英文技术文献，具有跨职能项目协调能力，能推动团队协作完成设计任务。