逻辑开发工程（FPGA/CPLD方向）

1. 01

   负责主板、板卡等产品FPGA/CPLD方案设计，基于Verilog HDL 完成模块级/系统级编码；

2. 02

   搭建仿真环境，编写 Testbench，完成功能仿真与波形分析，独立定位设计缺陷并闭环修复；

3. 03

   参与硬件板级调试，配合硬件工程师使用示波器、逻辑分析仪等仪器进行信号抓取与问题定位，完成 FPGA/CPLD 与周边器件的联调验证。

专业知识

1. 01

   熟练掌握 Verilog语法，具备扎实的数字逻辑设计基础，熟悉 Xilinx/Intel等主流FPGA器件资源结构及主流 CPLD 器件架构。

2. 02

   掌握 PCIe 协议框架、SPI/I2C 总线时序与 UART 通信原理，具备常用接口的开发或调试经验；了解服务器主板架构、电源时序控制、BMC管理通道、SMBus/IPMI 协议者优先。

3. 03

   熟练使用 ModelSim/QuestaSim 仿真及 Vivado/Quartus/Synfilfy 综合布线工具链；具备 Python 脚本开发能力优先。 业务技能：

4. 01

   独立完成从需求分析、RTL 编码、仿真验证、综合布线、时序收敛到板级联调的 FPGA/CPLD 开发全流程，能独立搭建仿真环境完成功能闭环，编写时序约束并完成设计级时序收敛。

5. 02

   熟练使用示波器、逻辑分析仪及 ILA/SignalTap 等工具进行信号抓取与在线调试，能阅读原理图并对照波形分析问题；具备 PCIe、SPI、I2C 等接口的实际调试经验，能将服务器电源管理、热插拔、BMC 通信等业务需求转化为逻辑设计方案。

6. 03

   能编写 Python 脚本实现自动化测试、日志分析、批量寄存器配置及报告生成；面对复杂系统级问题能系统性分解排查路径，协同跨团队推进闭环；能清晰编写设计规格书、接口文档、寄存器手册及测试报告，确保文档完整可追溯。