版图设计工程师-Layout Design Engineer(J20179)

关键模块版图设计： 主导Memory存储器关键模块的高密度版图设计，包括高压电路、灵敏放大器、行/列译码器、I/O接口、时序控制逻辑及局部数字控制单元的版图实现；

工艺规则执行与验证： 严格执行Memory特定工艺设计规则，完成全流程DRC、LVS及ERC验证，确保版图可制造性与功能一致性；

寄生参数优化： 进行寄生参数优化，重点关注位线/字线耦合、高压节点串扰及电源地弹跳对读写精度的影响，通过屏蔽、间距调整及布线层分配等手段提升信号完整性；

跨团队协同迭代： 与电路设计工程师紧密协作，根据仿真反馈迭代优化版图，包括匹配、对称性及EM/IR分析；

后仿支持与自动化开发： 支持寄生提取与后仿，协助验证团队定位时序或功能问题，参与版图自动化脚本开发，提升重复结构的布局效率。

教育背景与专业知识：本科及以上学历，微电子学与集成电路或半导体器件等相关专业；

专业技能与资格：能使用Cadence Virtuoso Layout Suite完成版图设计，熟悉PVS、PEX、Assura等工具，熟悉Calibre DRC/LVS流程；

行业与专业经验：具有5年以上模拟与混合信号IC版图设计经验，具备Memory项目经验，深入理解高压CMOS工艺下的版图设计规范，包括LDMOS布局、阱隔离及天线效应防护；

项目/任务成果：主导或深度参与过至少2款存储芯片的高密度版图设计项目，完成从设计到量产支持的全流程交付；

其他要求：具备匹配、对称性、EM/IR及latch-up防护意识，能高效阅读电路原理图理解电路功能对版图的约束，具有跨团队沟通能力，能与电路、器件、验证团队协同推进项目。