soc设计工程师-深圳

参与高性能 SoC 芯片的前端设计与微架构方案落地； 负责 SoC 子系统、片上总线互连（AXI/AHB/APB 等）及常用外设 IP 的集成与 RTL 代码编写； 参与系统级时钟、复位架构以及低功耗控制逻辑的实现； 配合验证团队完成模块级与系统级仿真，协助推进 Lint、CDC、STA 等前端静态检查与时序收敛； 参与 EMU/FPGA 原型验证及芯片回片后的实验室 Bring-up 测试与软硬件协同调试

硕士及以上学历，微电子、集成电路、电子工程、计算机、通信等相关专业； 具备扎实的数字电路基础，理解计算机体系结构及 ASIC/SoC 芯片设计完整流程； 熟练使用 Verilog / SystemVerilog 进行 RTL 编写，具备良好的硬件代码规范意识； 了解主流片上总线协议（如 ARM AMBA 系列：AXI / AHB / APB）或常见接口协议（UART、SPI、I2C、PCIe 等）； 熟悉 Linux 工作环境，掌握 Python、Tcl、Shell、C/C++ 中至少一种脚本或编程语言； 具备良好的英文文献阅读能力、逻辑分析能力以及团队沟通协作精神。 加分项： 参与过实验室真实流片项目（如 MPW 计划）或有完整的 FPGA 硬件系统搭建与调试经验； 在“全国大学生集成电路创新创业大赛（集创赛）”、“中国研究生电子设计竞赛（研电赛）”等专业赛事中获奖； 具备 RISC-V / ARM 开源核开发与总线挂载经验； 熟悉 Synopsys / Cadence 主流前端 EDA 工具（如 VCS、Verdi、Spyglass、Design Compiler 等）； 了解低功耗设计方法学（UPF / 低功耗时钟门控技术）。 培养与支持： 全流程参与： 深入先进工艺芯片研发，覆盖从SOC规格定义、SOC IP 集成到回片bring-up完整闭环