高级芯片架构工程师

负责 NPU 整体架构及微架构设计，包括 Tensor Core、Vector Core、DMA、片上存储、片上互联及多核并行架构等关键模块。

面向 CNN、Transformer、LLM 等 AI 计算负载，分析算子特征及计算、访存需求，完成 NPU 计算资源、存储层次及数据流的架构设计。

负责 NPU 性能、功耗、面积（PPA）建模与分析，优化计算效率、数据搬运效率及硬件资源利用率。

与 RTL、验证、编译器及算法团队协作，推动架构方案从设计、实现到验证及芯片落地，解决实际工程问题。

5 年以上 NPU、GPU、DSP 或 AI 加速器架构设计经验，具备实际芯片项目的架构设计及落地经验。

熟悉 NPU 核心计算架构，包括 MAC Array、Tensor/Vector Processing、数据流及并行计算架构。

深入理解片上存储体系、DMA、NoC 及多核协同机制，具备计算与存储协同优化能力。

具备独立完成 NPU 关键模块架构及微架构设计的能力，能够输出架构规格、微架构方案及性能评估，并推动 RTL 实现和验证。

具备较强的技术分析及工程实践能力，能够进行架构 Trade-off，并解决实际项目中的性能、功耗及实现问题。 优先条件 - 具有完整 NPU 芯片或核心计算子系统从架构设计到流片、量产的项目经验。 - 熟悉 Transformer、LLM、MoE 等模型的计算特征及硬件加速方案。 - 具备 NPU 多核架构、Tensor/Vector Core、Memory Subsystem 等关键模块的深入设计经验。 - 熟悉编译器与硬件协同设计，具备实际算子映射及性能优化经验。