兆易创新
RTL AI 整合工程师
岗位职责
核心职责
统一工作流建设 建立并维护公司级 RTL AI 标准工作流，定义阶段划分、阶段间接口、最低验证门坎与追溯要求，并保持模型、Prompt、Agent、知识库与 EDA 组件可替换；针对纯数字与数模混合两类设计的流程差异，区分公司共享段与团队客制段；
版本与发布管理 担任标准工作流的发布负责人，负责版本发布、变更评审与经验回收，确保各设计团队验证有效的改良能回流为公司标准；
路线图与跨团队需求管理 订定 RTL AI 路线图与阶段目标，搜集各产品线需求并排定优先序，区分共享需求与团队客制需求；主持定期技术交流会议，维护各产品线的对接窗口机制；
验收标准与阶段门坎 定义各阶段的验收门坎与负责角色（规格、架构、RTL Lint 与 Code Review、回归与形式验证、覆盖率、综合与时序），并确保 AI 参与的产出可重现、可追溯、可人工审查（冻结模型、Prompt、工具、Seed 与 Constraint）；
内部评测题库建设 建立公司内部的 RTL AI 评测题库，涵盖基础模块、多模块整合与量产级设计三档难度；每题产出 Golden Spec、Reference RTL、Testbench 与形式验证属性、Constraint、隐藏测试与失效分类，作为评判基准；
双轨评测与量化判定 以容器化评测环境执行「模型评测」与「工作流评测」两条轨道，严格控制单一变因、多次重跑并报告平均值与变异；建立分层门坎——可编译可综合、功能等价、PPA 与时序、验证质量、流程增益——作为模型或工作流能否纳入公司标准的判定依据；
选型与资源规划 依评测记分卡进行模型与工具选型及自建／采购决策；统一规划 EDA 授权、运算资源与推理硬件的需求盘点与跨部门协调；
知识库与工程资产沉淀 定义 RTL 设计知识库的内容准入标准与分类体系并向知识库平台提出规格；追踪上线功能的实际使用情况；建立模型、Prompt、工具链与产出物的版本与追溯机制，并确保评测结果不受题目外泄与过拟合影响
任职要求
电子工程、微电子、计算器或相关专业本科以上学历；5 年以上数字前端 RTL 设计或验证（DV）实战经验；
熟练 SystemVerilog／Verilog，能读懂 lint、compile、simulate、synthesize 与 STA 各阶段报告；完整走过前端流程至时序签核（WNS／TNS 收敛）；
具备 UVM 验证环境搭建、SystemVerilog Assertion 与功能／程序覆盖率双轨收敛的实战经验 为加分项；
具 LLM 工作流的实际操作能力（Prompt、Agent、Skill 的版本化与调试），能读写流程定义文件；熟练 Python，具 Docker 与 CI 经验，能把评测建成可重现的自动化环境；
具流程与版本治理能力：能定义阶段验收门坎、撰写准入标准与最佳实践文档、管理版本发布，并将模糊需求转化为明确规格与验收准则；
具跨地点、跨部门的协调与汇报能力，能与异地设计团队及资安、运算资源、IT、采购等单位长期协作
信息来自企业官方招聘渠道
OfferSeek 对公开岗位信息进行聚合、去重和结构化整理，最终申请以企业官方页面为准。