CPU设计工程师(J11028)

1. 01

   负责 CPU 核心模块的微架构设计与 RTL 实现，重点覆盖以下方向之一： ○ 取指与分支预测：Instruction Fetch、BTB/BHT/TAGE 等预测器设计、取指流水线 ○ 发射与调度：Issue Queue、Renaming、Scoreboard、Out-of-Order 调度逻辑 ○ 内存子系统：L1/L2 Cache 设计、TLB/MMU、Prefetcher、Memory Ordering ○ Cache 一致性：Snoop / Directory 协议实现、MESI/MOESI 状态机、 coherence 互连适配

2. 02

   负责所设计模块的微架构 spec 编写，包括功能描述、时序规划、面积预算

3. 03

   熟悉 CMODEL 工作原理，能阅读、理解已有 CMODEL 代码并完成调试，配合 RTL 进行软硬件协同验证

4. 04

   对负责模块进行 PPA（性能、面积、功耗）量化评估与迭代优化

5. 05

   参与架构方案评审，指导初级工程师，在 IP 集成阶段提供技术支持

1. 01

   计算机、微电子、通信等相关专业，硕士3年以上 CPU 核内 RTL 设计经验

2. 02

   熟练掌握 Verilog / SystemVerilog，具备 RTL 级电路设计、综合与时序收敛经验

3. 03

   深入理解计算机体系结构，熟悉流水线、乱序执行、存储层次等核心概念

4. 04

   有 CPU 核内设计实际项目经验，在以下任一方向有深入参与： ○ 取指单元（IFetch）/ 分支预测器 ○ 指令发射、重命名、调度逻辑 ○ Cache / TLB / MMU 等内存子系统 ○ Snoop / Directory 等 cache 一致性协议实现 ○ 熟悉 RISC-V 或 ARM 等主流处理器 ISA 及其微架构实现

加分项

1. 01

   熟悉 AXI / AHB / APB / CHI 等总线协议，有 SoC 集成经验

2. 02

   有 ASIC 全流程经验（综合、STA、功耗分析、DFT）

3. 03

   有 C/C++ 编程能力，能独立编写或修改 CMODEL

4. 04

   参与过高性能处理器（频率 ≥ 2GHz 或等效宽度 ≥ 6 发射）项目者优先

5. 05

   有 NPU / GPU 等加速器设计经验，参与过 NPU 流水线或 TensorCore 设计